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第1章 數位積體電路之設計發展過程
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1-1 數位電路設計之發展過程
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1-2 超大型積體電路的分類
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1-3 PLD 簡介
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1-3-1 PLD之基本架構.
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1-3-2 PLD基本架構的種類
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1-4 CPLD 與FPGA的差異
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1-4-1 CPLD與FPGA架構上的差異
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1-4-2 CPLD與FPGA使用的差異
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1-4-3 CPLD與FPGA的應用領域
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1-5 Xilinx Spartan 2E FPGA之基本架構
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1-6 Xilinx FPGA編號的代表意義
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1-7 FPGA的未來發展遠景.
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1-8 FPGA/CPLD的設計流程
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1-9 Xilinx ISE發展系統簡介
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1-10 使用Xilinx ISE發展系統設計FPGA與CPLD晶片操作的差異
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1-11 ModelSim模擬軟體之簡介
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第2章 Xilinx ISE發展系統之安裝及簡易操作
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2-1 如何下載及安裝Xilinx ISE WebPACK軟體
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2-2 如何下載及安裝ModelSim XE模擬器
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2-3 Xilinx ISE WebPACK之操作步驟
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2-3-1 如何進入Project Navigator視窗
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2-3-2 Project Navigator視窗之功能
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2-3-3 如何建立新的專案
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2-3-4 如何以繪圖方式設計電路
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2-3-5 如何開啟一個舊的Project專案
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2-4 為希公司MB-EVL-XC2S50E-V10 FPGA驗證板之介紹
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2-5 以繪圖方式及VHDL 硬體描述語言設計電路使用Modelsim模擬器應注意事項
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2-6 如果您的驗證板不是為希公司MB-EVLXC2S50E-V10 FPGA驗證板時設計方的差異
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第3章 基本邏輯閘實驗
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3-1 反閘、或閘、及閘之介紹
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3-1-1 反閘之電路符號，布林代數表示式及其真值表
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3-1-2 或閘之電路符號，布林代數表示式及真值表
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3-1-3 及閘之電路符號，布林代數表示式及其真值表
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3-2 OR、AND、NOT邏輯閘之實驗
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3-2-1 繪圖方式的設計
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3-2-2 Function Simulation的執行
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3-2-3 Implementation Constraints File的執行
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3-2-4 Implementation Design的執行
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3-2-5 Timing Simulation
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3-2-6 Configuration的執行
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3-3 編碼器與解多工器之實驗
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3-3-1 十進位對二進位編碼器
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3-3-2 ModelSim模擬器之簡易操作
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3-3-3 如何將編碼器設計成一元件模組使用
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3-3-4 十進位對二進位編碼器元件模組之模擬及下載
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3-3-5 如何將建立的元件模組在別的專案中使用
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3-3-6 一對四解多工器
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3-4 解碼器與多工器
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3-4-1 二對四解碼器
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3-4-2 四對一多工器
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3-4-3 BCD解碼器
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3-5 七段顯示器解碼器電路之設計
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3-5-1 七段顯示器之基本架構
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3-5-2 七段顯示器解碼電路之設計方法
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第4章 階層式電路的設計
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4-1 壹位元半加器之設計
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4-2 壹位元全加器之設計
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4-3 二位元全加器之設計
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第5章 計數器的設計
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5-1 四位元非同步上數計數之設計
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5-2 不同頻率時鐘脈波產生器之設計
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5-3 具有七段顯示器之四位元非同步上數計數器之設計
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第6章 VHDL 硬體描述語言設計方法
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6-1 如何使用VHDL 硬體描述語言的方式設計電路
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6-1-1 使用ISE Text Editor編輯VHDL硬體描述語言設計電路的方法
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6-1-2 使用ISE語言樣板設計VHDL硬體描述語言的方法
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6-2 VHDL 硬體描述語言的基本架構組成
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6-2-1 Library宣告的格式
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6-2-2 Use宣告的格式
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6-2-3 Entity電路單體描述的格式
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6-2-4 Architecture架構描述的格式
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6-2-5 Structure宣告所使用之格式及範例
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6-2-6 Dataflow描述之格式及範例
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6-2-7 Behavioral行為描述之格式及範例
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6-2-8 組成宣告描述之格式及範例
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第7章 VHDL 硬體描述語言之描述規則
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7-1 VHDL 硬體描述語言指令的命名規則
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7-2 VHDL 敘述的描述形式
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7-3 VHDL 的常用描述指令
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7-3-1 IF條件式
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7-3-2 WHEN…ELSE敘述
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7-3-3 Case…Is…When…When Others敘述
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7-3-4 with…select…When…When Others敘述
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7-3-5 Loop敘述
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7-3-6 NEXT敘述
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7-3-7 Wait敘述
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7-4 VHDL 中所使用的運算子
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7-5 VHDL 的保留字
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第8章 VHDL 設計實例介紹
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8-1 三對八解碼器的設計
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8-2 七段顯示器解碼電路之設計
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8-3 上下數計數器之設計
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8-4 BCD上下數計數器
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8-5 以VHDL 設計除頻電路
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8-5-1 設計除頻電路之基本原理
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8-6 跑馬燈之設計
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8-7 9999BCD上下計數器之設計
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第9章 Verilog 硬體描述語言設計方法
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9-1 Verilog 硬體描述語言的基本架構
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9-2 Verilog 模組描述的基本格式
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9-2-1 開關層次描述的實例介紹
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9-2-2 邏輯間層次描述的實例介紹
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9-2-3 資料流層次描述的實例介紹
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9-2-4 行為層次描述的實例介紹
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9-3 Verilog 硬體描述語言的描述格式
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9-3-1 Verilog的基本語法規定
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9-3-2 Verilog的數字格式
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9-3-3 Verilog的運算子
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9-4 Verilog 的資料型態
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9-4-1 數值集(Value Set)
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9-4-2 接線(net)
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9-4-3 暫存器(reg)
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9-4-4 向量(vectors)
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9-4-5 整數(integer)
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9-4-6 實數(real)
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9-4-7 時間(time)
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9-4-8 陣列(arrays)
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9-4-9 記憶體(memories)
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9-4-10 參數(parameters)
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9-4-11 字串(strings)
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9-4-12 三態(Tri-state)
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9-5 Verilog 的事件基礎時間控制
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9-5-1 正規事件控制
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9-5-2 事件或控制
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9-6 Verilog 的輸入輸出埠描述
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9-7 Verilog 的系統關鍵字描述
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9-8 Verilog 系統的暫停及完成模擬敘述
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9-9 Verilog 的監視顯示描述
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9-10 Verilog 的系統保留字
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第10章 Verilog 邏輯閘層次設計實例介紹
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10-1 邏輯閘層次所提供的邏輯模型
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10-2 邏輯閘的延遲時間
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10-3 壹位元半加器設計的實例介紹
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10-4 壹位元全加器的設計實例介紹
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10-4-1 階層式的設計觀念
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第11章 Verilog資料流層次設計實例介紹
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11-1 資料流層次設計的相關描述
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11-1-1 持續指定描述
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11-1-2 隱藏式持續指定描述
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11-1-3 延遲敘述
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11-1-4 條件運算子描述
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11-2 以四對一多工器之設計為例
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11-3 二對四解碼器之設計
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11-4 除法器之設計
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11-5 四位元全加器的設計實例
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第12章 Verilog 行為層次設計實例介紹
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12-1 行為層次描述的基本結構組成
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12-1-1 initial程序區塊敘述的規則
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12-1-2 always程序區塊敘述的規則
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12-2 行為層次的程序指定描述
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12-3 行為層次的時間控制
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12-4 行為層次常用的敘述
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12-4-1 if敘述
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12-4-2 if…else…敘述
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12-4-3 if…else… if…else敘述
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12-4-4 case…endcase敘述
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12-4-5 casex…endcase敘述
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12-4-6 casez…endcase敘述
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12-4-7 loop迴圈敘述
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12-4-8 while迴圈敘述
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12-4-9 repeat迴圈敘述
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12-4-10 forver迴圈敘述
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12-4-11 function敘述
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12-4-12 Task敘述
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12-4-13 Module敘述
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12-5 行為層次設計的實例介紹
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12-5-1 一對四解多工器之設計
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12-5-2 BCD上下數計數器的設計
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12-5-3 以Task將壹位元全加器設計成四位元全加器的實例
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12-5-4 以模組方式設計BCD上下數計數器的實例
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- 出版地 ： 臺灣
- 語言 ： 繁體中文
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